3. Sous-système mémoire : DRAM, HBM et mémoire persistante

Cette unité explore le sous-système mémoire en profondeur : physique de la DRAM et attaque Rowhammer, architecture 3D de la HBM (TSV, interposeur), mémoire persistante Optane, timings DDR5/LPDDR5, et l’extension de capacité mémoire via CXL.

Physique de la DRAM et Rowhammer

Une cellule DRAM stocke un bit sous la forme d’une charge électrique dans un condensateur, accessible via un transistor de sélection

. Cette charge fuit naturellement avec le temps (d’où le terme « dynamique ») et un circuit de rafraîchissement relit et réécrit périodiquement chaque ligne, typiquement toutes les 64 ms.

L’attaque Rowhammer

Le Rowhammer est un phénomène physique découvert en 2014 : en activant (ouvrant) une même ligne de mot (wordline) des centaines de milliers de fois en très peu de temps, le champ électrique parasite généré se couple capacitivement avec les wordlines adjacentes, accélérant la fuite de charge de leurs cellules. Un bit peut basculer d’état sans qu’aucune instruction ne l’ait explicitement écrit.

Le TRR (Target Row Refresh) intégré aux puces DDR4/DDR5 détecte les lignes anormalement sollicitées et déclenche un rafraîchissement anticipé de leurs voisines. TRRespass (2020) a montré que ces protections peuvent être contournées par des motifs d’accès à plusieurs côtés (many-sided hammering, jusqu’à 20 lignes agressives simultanées) débordant la capacité de détection du TRR.

HBM — High Bandwidth Memory : l’architecture 3D

La DDR5 classique communique via un bus de 64 bits par module. La HBM inverse ce compromis : un bus de 1024 bits, à fréquence plus modeste par broche, donnant une bande passante globale bien supérieure tout en réduisant la consommation par bit transporté.

TSV (Through-Silicon Via)

Des trous verticaux gravés directement à travers le silicium des dies DRAM empilés, puis remplis de cuivre, permettent de connecter électriquement plusieurs dies (typiquement 4, 8 ou 12 dies par pile). C’est cette architecture d’empilement 3D — et non une astuce de fréquence — qui explique le saut de bande passante de la HBM.

L’interposeur

La pile HBM repose sur un interposeur (en silicium ou organique) qui contient le routage physique des milliers de connexions du bus 1024 bits. En rapprochant électriquement la mémoire du processeur, l’interposeur réduit la longueur des pistes et les pertes de signal. C’est pour cette raison que la HBM équipe les accélérateurs

IA/HPC (NVIDIA H100/B200, AMD MI300).

Mémoire persistante : le cas Optane / 3D XPoint

La mémoire persistante (Storage Class Memory) visait à combler l’écart entre la DRAM (volatile, ~50-100 ns) et le SSD NAND (persistant, ~100 µs). L’Intel Optane DC Persistent Memory utilisait la technologie 3D XPoint (à changement de phase) avec une latence d’environ 10 µs — 100× plus lente que la DRAM, mais 100× plus rapide qu’un SSD NAND.

Optane fonctionnait en Memory Mode (extension transparente de la DRAM) ou en App Direct Mode

 

(adressable directement via des instructions dédiées comme CLWB). Intel a arrêté l’activité Optane mi-2022 (dépréciation de 559 M$). L’industrie converge désormais vers l’extension de capacité mémoire via CXL.

DDR5 vs LPDDR5 et gestion des timings

Le JEDEC définit les normes DRAM (JESD209-5B pour la LPDDR5). Les innovations clés de la DDR5/LPDDR5 :

• DFE (Decision Feedback Equalization) : corrige la distorsion du bit courant à partir des bits précédemment reçus, indispensable aux débits ≥6400 Mbps
• Link ECC : protège le bus de données lui-même contre les erreurs de transmission
• In-line ECC : protection intégrée nativement dans chaque puce mémoire, à ne pas confondre avec l’ECC de module traditionnel des serveurs

CXL et l’extension mémoire

Le CXL (Compute Express Link, détaillé au chapitre suivant) permet de créer des pools de mémoire externes au socket CPU via un lien PCIe physique, tout en conservant la cohérence de cache avec le CPU (protocole CXL.mem). L’industrie converge vers cette approche ouverte plutôt qu’une technologie mémoire propriétaire.